Laporan akhir 1

 

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal[Kembali]

2. Alat dan Bahan[Kembali]
     

• a.. Jumper

  

  Gambar 1. Jumper

  
  

  b.Panel DL 2203D 

  c.Panel DL 2203C 

  d.Panel DL 2203S

  

  Gambar 2. Modul De Lorenzo

  
  

  
  

  a. IC 74LS112 (J-K Flip-Flop)

  
  

  

  
  

  b. CD4013B (D Flip-Flop)

  
  

  

  
  

  
  

  
  
  

  
  

  
  

  c. Power DC

  
  

  

  Gambar 6. Power DC

  
  

  d. Switch (SW-SPDT)

  
  

  

  Gambar 7. Switch

  
  

  
  

  e. Logicprobe atau LED

  

  Gambar 8. Logic Probe

1. Panel DL 2203C. 

2. Panel DL 2203S.

3. Jumper. 

4. Gerbang Logika

• NOT IC 7404

• AND IC74LS08

• OR IC74LS32

• XOR IC 7486

• NAND IC4011

• NOR IC 74LS02

• XNOR IC74266

3. Rangkaian Simulasi[Kembali]

• Rangkaian Percobaan JK dan D flip flop

 

4. Prinsip Kerja Rangkaian[Kembali]

    

• Rangkaian pada percobaan 1 menggunakan 2 jenis flip-flop yaitu JK dan D yang memiliki kesenjangan kondisi dimana kedua input R dan S divariasikan. sehingga tabel kebenarannya untuk input D dan JK logika rise and fall pada masing-masing clock tidak berlaku (don't care). dan ketika R dan S-nya tidak aktif maka input D dan JK mempengaruhi outputannya sehingga terjadi beberapa kondisi (Set, Reset, dan Toggle)

5. Video Rangkaian[Kembali]

• Video Percobaan 1A

6. Analisa[Kembali]

    

Analisa: Analisis input dan output pada masing-masing kondisi. Buatkan prosesnya menggunakan rangkaian dalam masing-masing flip-flop.
Jawab:
Kondisi 1–3
Dimana input B1 dan B0 yang berperan atau aktif, sehingga input B2–B6 diabaikan. Hal ini karena ketika B0 (set) aktif maka akan memaksa output Q menjadi 1 (keadaan set). Dan ketika B1 (reset) aktif maka akan memaksa output Q menjadi 0 (keadaan reset). Saat keduanya off, maka output Q = Q̅ = 1 atau dalam keadaan terlarang.
• Pada JK flip-flop, saat input B2 dan B3 bernilai 0–0 maka outputnya no change (tetap).

• Pada D flip-flop, ketika input B0 = 0 maka outputnya sesuai prosedur rangkaian dalam, yaitu Q = 0, Q̅ = 1.
Kondisi 4
• Pada JK flip-flop: saat input J = 0, K = 1 maka output sebelumnya (Q) akan berubah menjadi 0, Q̅ = 1 → kondisi reset.

• Pada D flip-flop: saat input D = 1 maka output berubah menjadi Q = 1, Q̅ = 0.
Kondisi 6
• Pada JK flip-flop: ketika input J = 1, K = 0 maka sesuai teori rangkaian, output berubah menjadi Q = 1, Q̅ = 0 → kondisi set.
Pada JK flip-flop kondisi 5 dan 6 terdapat perbedaan output. Dimana output kondisi 5 dan 6 terlihat terbalik dibandingkan inputnya. Hal ini terjadi karena kesalahan praktikum dalam pengambilan data.
• Pada D flip-flop: dari proses rangkaian logika, ketika clock = 0, maka berapapun input D, output tetap sama dengan output sebelumnya.
Kondisi 7
• Pada JK flip-flop: ketika input J = 1, K = 1 maka output akan berlawanan dari output sebelumnya, atau disebut dalam keadaan toggle.

7. Download File[Kembali]

• Datasheet IC 4052  [klik]
• Datasheet IC 74154  [klik]
• Datasheet Switch Spdt  [klik]
• Datasheet Power Supply  [klik]
• Datasheet Logic Probe  [klik]
• Datasheet Ground  [klik]